in einem früheren Thread hatte ich ja bereits einen Synchrongenerator für das 441 Zeilesystem von 1938 vorgestellt. Diesen habe ich noch etwas verbessert und auch einen Fehler korrigiert bezüglich des Vertikalen Synchronsignals. Dazu mher im anderen Thread.
Hier möchte ich nun ein Projekt vorstellen das einen Betrieb von historischen Fernsehern mit 441 Zeilen und später auch mit 405 Zeilen (Englische Norm) ermöglicht. Dazu gilt es mehrere Probleme zu lösen:
1) Umsetzung des Bildsignals von 625 (576 aktive) Zeilen auf 441 bzw. 405 Zeilen
1.1) Erzeugung eines Synchronsignals für das Zielsystem
1.2) Erzeugung notwendiger Signale für das Quellsystem wie A/D Wandler Pixelclock und Austastung
1.3) Filterung und A/D Wandlung des Quellsignals in eine digitales 8 Bit S/W Signal
1.4) Dezimierung der Zeilen im Verhältnis 3:2 und Mittlung der sich ergebenden Signale
1.5) D/A Wandlung der Signale des Zielsystems und Ausgabe zum Modulator
2) Modulation des Signals auf Bild und Tonträger im Bereich um 48MHz, damit die alten Geräte das Signal auch empfangen können
2.1) Erzeugung des Bildträgers
2.2) Modulation des Bildträgers in Positivmodulation
2.3) Erzeugung des Tonträgers mit 2.8 MHz Abstand zum Bildträger
2.4) AM Modulation des Tonträgers
2.5) Zusammenführung von Bild- und Tonträger
Wie leicht zu erkenne ist gibt das ein größeres Projekt. Ich habe aber eine Systematik dazu erdacht und werde das Schritt für Schritt umsetzen. Hier im ersten Teil wird es um den Part 1.2 gehen, also Erzeugung des Taktes für den A/D Wandler und anderer Signale.
Als Basis für die Erzeugung der Signale auf der Quellsystem-Seite habe ich einen SAA1101 Synchrongenerator IC verwendet.
Dieser ist in der Lage einen kompletten CCIR 625 Synchronrahmen zu erzeugen und ist auch noch extern synchronisierbar was sehr praktisch ist und viel externe Bauteile spart. Die externe Synchronisation ist notwendig, da dieser Generator ja dem zu wandelnden Eingassignal "folgen" muss. Im Videobereich sagt man dazu das Gerät ist "Genlockbar".
Am Ausgang "CLO" dieses ICs steht nun ein mit dem Bildsignal verkoppelter Takt von 15MHz zur Verfügung und u.a. ein Austastsignal welches es mir ermöglicht nur die Teile des Bildes in den Speicher einzulesen die auch Bildinhalte haben. Hier die Schaltung:
Das Ganze habe ich auf einer Lochrasterplatine aufgebaut:
Die Synchronisation mit dem Eingangssignal erfolgt über eine PLL. Deren Phasenvergleicher vergleicht den H-Sync des Eingangssignals mit dem intern generierten und macht beide Phasengleich. Im folgenden Bild ist oben das Eingangssignal zu sehen und unten folgende von Generator synchron erzeugte Signale: Klemmimpuls, Sync, Austastung:
In der Schaltung wird das Eingangssignal zunächst mit einem Chebychev Tiefpass 5. Ordnung vom Farbträger und höherfrequenten Signalanteilen befreit, um ein reines S/W Signal zu erhalten. Das Filter hat eine Eckfrequenz von 2,8MHz und ist recht steil. Das Design dafür habe ich mit dem Programm "Elsie" gemacht. Man kann sehr gut im Signal oben erkennen, dass Frequenzen mit 0,5, 1, 2 und 3 MHz relativ gut durch den Tiefpass gehen aber dass 4MHz schon sehr stark gedämpft werden.
Das IC LM1881 ist ein sehr beliebter Synchronabtrenner der aus dem Eingangssignal den Sync gewinnt. Dieser wird dann invertiert und in den Pin 11 des SAA1101 eingespeist. Der SAA1101 macht dann die komplette H und V Synchronisation mit dem Eingangssignal.
Natürlich ist es auch möglich mit einigen CMOS ICs einen vom H-Sync abgeleiteten Pixeltakt zu erzeugen und auch anderen Signale können mit CMOS ICs gewonnen werden. Der SAA1101 macht das aber eleganter und kostet unter €1,50 da brauche ich mir nicht lange überlegen was ich mache.
Im nächsten Teil kommt der A/D Wandler dran...
Viele Grüße
Semir
--------------------------------- "Alle sagten: Das geht nicht. Dann kam einer der wußte das nicht, und hat es gemacht." (Prof. Hilbert Meyer, Uni Oldenburg)
ich würds auch gut finden, wenns hier weitergeht.
Nicht nur für dieses Projekt, sondern auch themenfremde
Digitalprojekte hat dieser Threed Potenzial
VG Micha
heute hatte ich wieder etwas Zeit und habe an dem Projekt weiter gebaut. Diesmal kam der Video A/D Wandler dran. Im Bild oben auf der Adapterplatine wo "LAMM" drauf steht. Die stammt noch aus den 80er Jahren als ich mit meinem Freund Michael Lamm Genlocks für den Amiga Computer gebaut habe...
Ich habe den TLC5510 von Texas genommen der eine einfache Beschaltung hat und viele Eingriffsmöglichkeiten in die Pegel erlaubt. Die Schaltung sieht nun so aus:
- Das Videosignal nach dem Tiefpass wird mit einem LT1227 Breitbandverstärker IC -einige hier kennen den sicher von meinen Modulatoren- auf ca. 3Vss verstärkt. Der TLC5510 A/D Wandler benötigt einen relativ hohen Pegel, aber das kommt der Störsicherheit zugute.
- Am Eingang des LT1227 Verstärkers habe ich eine Schwarzwertklemmung vorgesehen. Diese arbeitet mit einem als Schalter genutzten BF244B FET. Wie ich ja im vorherigen Post gezeigt hatte generiert der SAA1101 einen Impuls der zeitlich mit der hinteren Schwarzschulter korreliert. Diesen Impuls benutze ich um den FET kurz auf zu steuern. Das bewirkt, dass der Wert des Schwarzpegels im Koppelkondensator gespeichert wird.
Wozu dient das Ganze? Nun ein Videosignal hat einen veränderlichen Mittelwert. Je nach Bildinhalt ist der mal höher und mal tiefer. Das bedeutet die Grundhelligkeit bzw. der Gleichspanungs-Mittelwert verschiebt sich abhängig vom Bildinhalt. Für die A/D Wandlung wäre das ungünstig, da ich ja den maximalen Dynamikbereich der 8 Bit also 256 Werte ausnutzen möchte. würde nun der Mittelwert des Videosignals sich verändern wäre eine Begrenzung des Signals die Folge, da dann der A/D Wandler nicht mehr in seinem richtigen Aussteuerbereich arbeiten würde.
- Der A/D Wandler arbeitet mit 15MHz Abtastfrequenz. Theoretisch wäre damit eine Videobandbreite von 7,5MHz möglich. Da ich nur ca. 3MHz benötige ist hier viel Reserve eingebaut und die Filterung des Ausgangssignals bei der späteren D/A Wandlung wird einfacher.
- Um das digitale Signal beurteilen zu können muss es zunächst möglichst verlustfrei wieder in ein analoges umgewandelt werden. Dazu habe ich mir als einfache D/A Wandlerschaltung ein R-2R Netzwerk aus 1k5 Widerständen gebaut. Hier möchte ich Eric (tcfkat) für diesen Tipp danken, damit kann ich schnell die Funktion der Schaltung überprüfen.
Hier nun ein paar Bilder, alle Testbilder stammen aus meinem Tektronix TSG131 Generator. Zuerst ein Testbild mit verschiedenen Rampen und Treppen. Damit kann ich beurteilen ob die Signale irgendwo begrenzt bzw. geklippt sind. Oben ist das Originalsignal zu sehen, unten das Signal nach der A/D und D/A Wandlung. Wie man sieht fehlt beim Signal unten der Sync. Das ist Absicht, da dieser in den folgenden Schritten nicht mehr benötigt wird. Die dadurch frei werdenden ca. 60 Digitalisierungsstufen nutze ich lieber für das eigentliche Signal.
Um mir ein Urteil über die Linearität der Wandlung machen zu können habe ich das Signal vor und nach der A/D und D/A Wandlung mit dem Oszi voneinander Subtrahiert. Im folgenden Bild sind die beiden Einzelsignale zu sehen und danach das Ergebnis der Differenzbildung. Diese ist eine gerade Linie was eine sehr gute Linearität bedeutet. Die kleinen Spitzen kommen dadurch zustande, da das Signal ja nach der A/D Wandlung etwas verzögert ist und nicht mehr exact deckungsgleich mit den Original.
Morgen werde ich das Ganze noch ordentlich aufbauen und dann den Schaltplan ergänzen...
Viele Grüße
Semir
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31.12.2018, 18:37 (Dieser Beitrag wurde zuletzt bearbeitet: 31.12.2018, 18:42 von Rumgucker.)
Hallo Semir,
mir scheint Deine Lösung deutlich aufgeräumter als viele Wandler, die mir bisher unter die laienhaften Augen gekommen sind. Um das Thema näher zu begreifen, hab ich mich mal rangesetzt.
Mein Taschenrechner sagt, dass die 625'er-Zeilen in 64us geschrieben werden. Die 405'er-Zeilen in 90us gelesen. Also ein 2/3-Verhältnis. Dieses 2/3-Verhältnis der Zeilenzeit wiederholt sich - logischerweise - dann auch im Zeilenverhältnis. Die Bildwechselfrequenz ist gleich.
Das heißt, dass man lediglich zwei 64us-Zeilen speichern (die dritte ignoriert man) und währenddessen zwei 90us-Zeilen aus dem Speicher lesen muss. Es geht um 600 Bytes, bzw. weniger, weil Du die Videofrequenz beschneidest. Der 2:3-Hsync-Frequenzteiler ist vermutlich - auch abseits von PLLs - nicht so die Hürde. Und die VSyncs werden 1:1 durchgeschleift.
Beim Begrübeln dieser Sachverhalte kam mir eine Idee:
Bei alten Farb-TVs hat man eine 64us-Zeile durch eine Verzögerungsleitung analog gespeichert. So haben sich die Altvorderen das ganze AD-DA-RAM-Geraffel komplett erspart.
Leider hab ich keine Idee, wie man eine 64us-Verzögerungsleitung beim Auslesen sozusagen auf 90us "dehnen" kann, damit die Dinger hier von Nutzen sind. Wenn das aber gelänge, wäre das ein Knaller. In das Detail muss ich mich mal näher reindenken.
Egal. Dein Ansatz ist jedenfalls sexy und wirkte bei mir transpirierend .
Kurze Verständnisfrage:
Da dem A/D-Wandler ein analoger CCIR-Zeileninhalt zugeführt wird,
währe ja die Eliminierung von waagerecht angeordneter Bildpunkte
vom Tisch, wenn ichs richtig verstanden habe, ist also beim
Speichern des Zeileninhaltes schon die 441-Zielnormi Grundlage, oder?
Da ja auch ganze Zeilen eleminiert werden müssen, stellt sich jetzt die
Frage; erfolgt das immer an den selben Stellen der Teilbilder oder
werden diese Elemenierungungen immer an anderen Zeilenzahlen
vorgenommen, um eventuelle Bilstörungen oder feststehende Muster
zu vermeiden?
VG Micha
01.01.2019, 11:34 (Dieser Beitrag wurde zuletzt bearbeitet: 01.01.2019, 12:51 von Rumgucker.
Bearbeitungsgrund: Tippfehler
)
Hallo Semir,
ich habs. Analoge Verzögerungsleitungen (nach CCD-Prinzip) gibts als putzige Bauteile im DIL8-Gehäuse. Da kann man sogar den Sync gleich mit reinstecken, muss man nichts abtrennen. Drei Chips würde ich nehmen. Dann kann man die drei Zeilen mit Widerständen analog "interpolieren", z.B. dadurch, dass die "lost line" in die beiden anderen Lines hälftig reinaddiert wird.
Das gesamte Timing wäre mit einem kleinen CPLD am einfachsten. Falls man PLL machen muss, dann gleich als "digital-PLL" in VHDL mit reinkodiert. Unter dem Strich hätte man drei DIL8 und ein CPLD und ein paar Kleinteile. Kein ADC, DAC oder RAM nötig.
Ich hab gerade entdeckt, dass Darius die Idee schon vor 13 Jahren hatte. https://www.vintage-radio.net/forum/show...php?t=1757 Er hats allerdings nicht mit CPLD sondern diskret und mit Chipgrab gemacht. Software und VHDL ist nicht so sein Ding.
Super. Ich hab jetzt verstanden, worum es hier grob geht. Vielen Dank nochmal. Und es tut mir leid, dass ich zweimal dazwischen gequatscht hab. Ich wollte Dir aber nicht einfach nur Erfolg für Dein Projekt wünschen und zugleich gar nicht recht begreifen. worum es hier eigentlich ungefähr geht.
Erstmal ein Frohes Neues an Alle,
digitale Weiterverarbeitung ist doch ideal.
Eigentlich bräuchte man 2 Stück umschaltbare
statische RAMs für jeweils 8 x 1K, eingelesen
werden 2 CCIR-Zeilen in 128 Microsecunden,
die dritte wird ignoriert und das Beschreiben
dieses RAMs pausiert für 64 Microsekunden.
Dies gilt für ein RAM, das andere RAM hat
bereits 2 Zeilen gespeichert und wird mit
einem niedrigeren Takt ausgelesen, das heisst
innerhalb von 192 Microsecunden werde 2
Zeilen ausgegeben. Da das Verhältniss von
625/441 nicht genau 3/2 entspricht, kann
mitels Korrekturtakten innehalb der Bild- und
Zeilenschwarzschulter das genaue Timing
hingebogen werden.
Das Projekt wird immer Interesanter !
VG Micha
Hallo, Semir,
sorry, dass ich mir mal wieder selbst antworten muss, zu Deiner Normwandlung treten
jedoch weitere Fragen auf. Die Modulation des Bildsignals ist bei dieser Norm positiv,
eine getastete Regelung kann man daher vergessen. Man könnte höchstens den
Begleitton als Regekspannungsnormal nehmen, Der HF-Übertragungskanal soll ja
mitels autentischer HF-Übertragung (niedriger VHF-Bereich) erfolgen. Gibts da irgendwelche
historischen Durchlasskurven? Es gibt leider zuwenig Infos in einschlägigen Normtabellen
für diese "Reichsnorm", im Gegensatz zur 405-Zeilennorm. Einen Umbau eines SW oder
Farbfernsehers auf 441 Zeilen als Kontrollmonitor sehe ich zwar trotzdem nicht als
Problem, wichtig sind jedoch die entsprechenden Eckdaten (tastende Regelung,
Ampkitudensieb, Videobandbreite etc). Oder ganz ketzerisch; wäre eine Normabwandelung
auf negative Bildmodulation eventuell auch auf FM-Ton für Dich akzetabel?
VG Micha
(31.12.2018, 18:37)Rumgucke schrieb: Das heißt, dass man lediglich zwei 64us-Zeilen speichern (die dritte ignoriert man) und währenddessen zwei 90us-Zeilen aus dem Speicher lesen muss. Es geht um 600 Bytes, bzw. weniger, weil Du die Videofrequenz beschneidest. Der 2:3-Hsync-Frequenzteiler ist vermutlich - auch abseits von PLLs - nicht so die Hürde. Und die VSyncs werden 1:1 durchgeschleift.
Beim Begrübeln dieser Sachverhalte kam mir eine Idee:
Bei alten Farb-TVs hat man eine 64us-Zeile durch eine Verzögerungsleitung analog gespeichert. So haben sich die Altvorderen das ganze AD-DA-RAM-Geraffel komplett erspart.
Leider hab ich keine Idee, wie man eine 64us-Verzögerungsleitung beim Auslesen sozusagen auf 90us "dehnen" kann, damit die Dinger hier von Nutzen sind. Wenn das aber gelänge, wäre das ein Knaller. In das Detail muss ich mich mal näher reindenken.
Hallo Wolfgang,
Das mit der 64µs Verzögerungsleitung geht leider aus zwei Gründen nicht zum Einen ist diese zu schmalbandig und kann nur Frequenzen zwischen ca. 3-5 MHz übertragen. Zum Anderen entstehen im Glas Echos die als Geisterbilder sichtbar sind. Ich hatte vor vielen Jahren mal eine Schaltung mit Video-AM Modulator und Synchrondemodulator gebaut um genau das zu machen. Ein Videosignal um eine oder zwei Zeilen zu verzögern. Das ging auch aber das Bild war sehr schlecht wegen der fehlenden Bandbreite und der Echos.
Der Ansatz mit dem Weglassen der Zeilen ist möglich, produziert aber an schrägen Linien und Kreisen Artefakte. Ich habe vor eine Interpolation über mindestens zwei Zeilen zu machen. Das werde ich in diesem Thread mal anhand eines Bildes Zeigen. Dazu benötigt man wie Du schon richtig erkannt hast eine Verzögerungsleitung von einer Zeile. Ich werde das digital mit einem CXK1202 IC machen.
Das Ganze Signal werde ich in einem Halbbildspeicher D42280 Speichern oder in einem Vollbildspeicher AL422. Das sind Dual Port RAMs die Ein- und Auslesen mit verschiedenen Taktfrequenzen erlauben. Damit können dann die 64µs auf 90,7µs (1/11,025kz) gestreckt werden.
Den Synchronrahmen für 441 bzw. für 405 werde ich komplett neu erzeugen. das mache ich mit zwei "Super GALs" ATF750. Das Programm dazu ist schon fertig und funktioniert. Damit bekomme ich einen kompletten quarzstabilen 441er Sync hin und der Normwandler hat damit gleichzeitig TBC (Time Base Corrector) Funktion. Ein "wackeliges" Videosignal aus einem VHS oder U-Matic Recorder wird so wieder schön zeitstabil.
Viele Grüße
Semir
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(01.01.2019, 11:34)Rumgucker schrieb: ich habs. Analoge Verzögerungsleitungen (nach CCD-Prinzip) gibts als putzige Bauteile im DIL8-Gehäuse. Da kann man sogar den Sync gleich mit reinstecken, muss man nichts abtrennen. Drei Chips würde ich nehmen. Dann kann man die drei Zeilen mit Widerständen analog "interpolieren", z.B. dadurch, dass die "lost line" in die beiden anderen Lines hälftig reinaddiert wird.
Das gesamte Timing wäre mit einem kleinen CPLD am einfachsten. Falls man PLL machen muss, dann gleich als "digital-PLL" in VHDL mit reinkodiert. Unter dem Strich hätte man drei DIL8 und ein CPLD und ein paar Kleinteile. Kein ADC, DAC oder RAM nötig.
Hallo Wolfgang,
Die Normwandler von Darius hatte ich mir angesehen. Das war auch mein erster Gedanke das so zu lösen. Vielleicht probiere ich das mal aus zum Spaß. Solche CCD Bausteine wie den Sony CXL5003 habe ich hier auch herumliegen...
Ich wollte aber bewusst eine hochwertigere Lösung bauen die mehr Flexibilität bietet. Ein Problem das ich mit der "Weiterverwendung" des alten Syncs sehe ist das nicht passende Timing. Sicher sind die meisten TVs recht tolerant aber es gibt starke Unterschiede beim V-Sync. So gab es historisch keine Vor- und Nachtrabanten bei der 441er Norm. Diese kamen erst später in der USA Variante dazu. Ich habe einen Sync Generator mit 2x ATF750 (unter WinCUPL) gemacht der über einen Jumper Vor- und Nachtrabanten ergänzen kann. Auch plane ich das Konzept noch für einige andere Experimente zu nutzen. Im Moment arbeite ich an den A/D und D/A Teil. Ein weiterer Teil wird der Speicher und die dazu nötige Verwaltung sein. So Plane ich z.B. einen "Freeze" Taste die eine Bild einfrieren kann...
VHDL...ja soweit bin ich noch nicht. Nur damit Du verstehst wo ich vom Wissen her anfangen musste Vor 3 Monaten wusste ich noch nicht mal was ABEL, CUPL, VHDL, Verilog usw. bedeuten. Aber da will ich mich einarbeiten. Mit WinCUPL klappt das schon ganz gut...Auch habe ich mir das Buch von John Wakerly "Priciples of Digital Design" besorgt das ich sehr gut finde. Der Professor erklärt dort alle möglichen Schaltungen und gibt Beispielcodes dazu.
im Moment bin ich froh, dass ich CUPL soweit gelernt habe, dass ich normale GALs und den ATF750 programmieren kann, als nächstes werde ich mich an einem ATF1502 bzw. ATF1504 CPLD versuchen, dazu muss mir aber noch einen Adapter für meinen GALEP4 bauen, da diese Bauteile PLCC Format haben. Ich habe mir ispLever hier installiert und arbeite mich durch das Tutorial wenn ich Zeit habe. Aber in VHDL oder Verilog kann ich so schnell nichts programmieren...
Viele Grüße
Semir
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(01.01.2019, 21:56)hardware.bas schrieb: Die Modulation des Bildsignals ist bei dieser Norm positiv,
eine getastete Regelung kann man daher vergessen. Man könnte höchstens den
Begleitton als Regekspannungsnormal nehmen, Der HF-Übertragungskanal soll ja
mitels autentischer HF-Übertragung (niedriger VHF-Bereich) erfolgen. Gibts da irgendwelche
historischen Durchlasskurven? Es gibt leider zuwenig Infos in einschlägigen Normtabellen
für diese "Reichsnorm", im Gegensatz zur 405-Zeilennorm. Einen Umbau eines SW oder
Farbfernsehers auf 441 Zeilen als Kontrollmonitor sehe ich zwar trotzdem nicht als
Problem, wichtig sind jedoch die entsprechenden Eckdaten (tastende Regelung,
Ampkitudensieb, Videobandbreite etc). Oder ganz ketzerisch; wäre eine Normabwandelung
auf negative Bildmodulation eventuell auch auf FM-Ton für Dich akzetabel?
VG Micha
Hallo Micha,
Im Moment teste ich mit einem Monitor ohne HF das kommt später. Dazu werde ich mir noch Gedanken machen müssen. Die Regelung gab es auch in den 405 Zeilen TVs ich muss mal das Schaltbild des E1 ansehen wie die das gemacht haben. Ich könnte mir vorstellen dass es über die Sync Amplitude ging. Wenn die Schwarzschulter auf ein festes Potential geklemmt wird ist die Amplitude des Sync ja ein Maß der Signalstärke. Das muss ich mal recherchieren...
Den Modulator plane ich in etwa so aufzubauen:
TDA 5660 als Bildoszillator und Bild AM Modulator, der IC kann Positiv und Negativmodulation
SA612 mit 2,8MHz oder anderem Quarz je nach gefordertem Ton-Bildträgerabstand
Mischung des Bildträgers und Tonabstandsträgers im SA612.
Tonmodulator AM mit weiterem SA612
Zusammensetzung Bildsignal und Tonsignal und Ausgabe.
Da ich noch einige Modulatoren für Negativmodulation habe werde ich sicher auch das testen.
Das oben beschriebene Verfahren produziert zwar eine Zweiseitenbandsignal aber das sollte den TV nicht stören wenn man auf das richtige Seitenband abstimmt. Jeder Videorecorder hat das auf UHF auch so gemacht...
Einen TV mit Röhren umzubauen werde ich auch mal machen, ich suche dazu noch ein passendes Kleingerät...
Viele Grüße
Semir
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hier nun meine geplante erste Variante zur Interpolation der Zeilen. Ich plane diese vor dem Bildspeicher, also auf der 64µs Seite zu machen, da ich Zeilen die ich nicht benötige auch nicht speichern will.
Konzept:
1) Zeilenverzögerung mit CXK1202 von Sony, 8 bIt Breite.
2) Faktoren im Verhältnis 33% zu 66% gehen schlecht digital, also 25% zu 50% verwenden.
3) Addition der gewichteten Signale mit je 2x HC283
4) Addition eines "Zeilenende" Binärcodes z.B. "FF" Am Ende jeder Zeile die im Speicher abgelegt wird.
5) Auslesen des Speichers in der aktiven Zeilenphase: Start ab Austastenden, Stop wenn Binärcode aus 4) erscheint
6) DA Wandlung mit TLCxxx Wandler
7) Austastung und Sync hinzufügen
8) Ausgabe über LT1227.
Hier meine Überlegungen und das Timing der Interpolation:
Die linke Seite zeigt die Zuordnung der Zeilenflächen 3->2 von 33% und 66%. Oben Rechts ist die Schaltung dazu. Der Block "1H" ist der CXK1202. die Faktoren K1 und K2 werde ich durch einfaches (50%) und zweifaches (25%) Bit Shift machen. Ja ich weiß damit reduziert sich die Bitauflösung aber es sind dann immer noch 192 Stufen. Viele Geräte digitalisieren den Sync mit was das gleiche Ergebnis bedeutet, da ca. 64 Stufen für den Sync verloren gehen. Das ist auch der Grund warum ich den Sync nicht mit digitalisiere.
Rechts unten ist der Zeitliche Ablauf der Speicherung der interpolierten Zeilen zu sehen. Man erkennt, dass durch die Pausen eine Streckung auf der Zeitachse auf die neue Zeilendauer möglich ist. Trotzdem gehen keine Zeileninformationen verloren.
Das Auslesen stelle ich mir so vor: Der Dual Port RAM AL422 oder D42280 wird mit einem niedrigeren Takt der der Streckung um 1/3 auf der Zeitachse entspricht ausgelesen und zwar ohne Pausen, die gibt es nur beim einlesen. Da die RAMs keine Information über die Zeilen speichern werde ich beim einlesen am Ende jeder Zeile einen Binärcode von FF einfügen für die Dauer eines Pixels. Dieser kann im Bild nicht auftreten, da aufgrund der Interpolation und Gewichtung der maximale Binärwert des Bildsignals nur 192 sein kann.
Am Ausgang gibt es einen Detektor der diesen Wert von FF erkennt und den Auslesevorgang anhält bis wieder eine neue Zeile auf der 441er Seite begonnen hat. Diese Logik werde ich in ein GAL packen.
Ich hoffe Meine Ausführungen waren hilfreich.
In den nächsten Tagen werde ich nicht viel hier schreiben, da ich ein paar Tage ins Warme Reise...
Viele Grüße
Semir
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hier noch zum Abschluss der Schaltplan des A/D Converter Teils. Das ist das Eingangsboard. Es liefert das eingespeiste 625er Videosignal als 8 Bit Video aus. Daneben noch einige andere Impulse wie Austastung und Sync.
Dieses Board kann für verschiedene Projekte digitale Daten liefern. Ich werde das in den nächsten Monaten auch mal als Layout routen. Allerdings graut es mir etwas vor dieser Aufgabe...
Im Anhang findet Ihr den Schaltplan nochmal als PDF. Es gilt wie bei allen meinen Projekten:
Änderungen Vorbehalten! Fehler nicht ausgeschlossen.
Viele Grüße
Semir
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Gibt es eigntlich noch digitale SAT-Receiver mit
RGB-Ausgang über SCART? Mindestens jedoch
mit sauberem BAS, wäre eine gute Signalquelle,
um das Projekt zu speisen
VG Micha
(02.01.2019, 10:52)hardware.bas schrieb: Gibt es eigntlich noch digitale SAT-Receiver mit
RGB-Ausgang über SCART? Mindestens jedoch
mit sauberem BAS,
Hallo Micha,
Ja sowas habe ich hier im Einsatz um meine alten Fernseher zu versorgen
Dann noch einen WD Player und einen Laserdisc Player.
Alles auf diversen VHF Kanäle moduliert
Viele Grüße
Semir
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Hallo Semir, das hört sich gut an,
ein sauberes BAS-Signal wäre dann immer vorhanden und
auch aktuelle Fernsehprogramme könnten gesehen werden.
Bei diesem Projekt ist der Weg das Ziel und bietet Inspiration
auch für artfremde Projekte. Übrigens macht das Lust darauf,
eine Herrusforderung auf sich zu nehmen, diesem Projekt
auch noch Farbe zu spendieren, RGB-Ausgang damit unerlässlich,
und das alles ohne Y-, PAL- oder SECAM-Verzögerungleitungen.
Vielleicht der vereinfachte Farbaufsatz nach NTSC oder Simple-PAL.
Würde dann alles mit zeilenweisen RAM-Speichern realisierbar sein.
Ziel sollte es sein, eine Bildqualität eines durchschnittlichen VHS-
Recorders zu erreichen. Der ganze Empfangstrakt kann ja trotzdem
mit "Quasi"-Originalröhren aufgebaut weden, eine kleine Farbbildröhre
entpricht dann eben der Originalen des Einheitsfernsehers.
Die Ursprungsnorm bleibt autentisch, wenn Du magst.
Für die Wahl des Farbhilfsträgers wären wir dann nicht pingelig und
nehmen einen Standart um die 2,5-3MHz, auf den TT brauchen wir
keine Rücksicht zu nehmen, denn der liegt ja unterhalb vom BT.
Die R-Y und B-Y werden dann entsprechend nur mit dem 1/4 der
BAS-Taktfrequenz (Eingang 625, Ausgang 441) ausgelesen und
deren RAM-Speicher können daher kleiner sein. Die ganze Kiste
wäre dann vollkompatibel zur "alten" SW-Norm.
Falls ich mich dazu praktisch beteiligen würde, wären meinerseits
aus Zeitgründen allerdings mit keinen Platinenlayouts zu rechnen,
ich baue fast alles auf Lochraster.
VG Micha
Leider ist mir ein Denkfehler unterlaufen, eine Runterscalierung
der Zeilen auf 2/3 geht vielleicht für die 405er-Norm, bei 441
reichts natürlich nicht, also müssten 3 Zeilen zwischengespeichert
werden können. Um nicht zuviel Billdlinhalt zu verlieren, könnte
man ja dann entsprechend zu während des Teilbildes so umschalten,
dass mal die 3. oder mal die 4. CCIR-Zeile ignoriert wird.
VG Micha
SAA1101.png (Größe: 33,19 KB / Downloads: 552)
.
Vor 3 Monaten wusste ich noch nicht mal was ABEL, CUPL, VHDL, Verilog usw. bedeuten. Aber da will ich mich einarbeiten. Mit WinCUPL klappt das schon ganz gut...Auch habe ich mir das Buch von John Wakerly "Priciples of Digital Design" besorgt das ich sehr gut finde. Der Professor erklärt dort alle möglichen Schaltungen und gibt Beispielcodes dazu.